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M-IS. 修士（情報科学） >
M-IS. 2013年度(H25) >

このアイテムの引用には次の識別子を使用してください: http://hdl.handle.net/10119/12013

タイトル: RTLとゲートレベルを混在させた最適な論理回路設計に関する研究
著者: 張, 之飛
著者（別表記）: ちょう, しひ
キーワード: 論理回路
Logic Circuits
発行日: Mar-2014
記述: Supervisor:田中清史
情報科学研究科
修士
タイトル（英語）: A Study on Optimal Logic Circuits Combining RTL and Gate-Level Designs
著者（英語）: ZHANG, ZHIFEI
言語: jpn
URI: http://hdl.handle.net/10119/12013
出現コレクション:M-IS. 2013年度(H25) (Jun.2013 - Mar.2014)

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